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为 Verilog 与 SystemVerilog 项目提供编译器级只读代码上下文与语义检索
复制安装指令，让 AI 自动完成配置 · 推荐新手
"pyslang-mcp" 暂无可直接复制的安装信息，请查看页面文档或源码仓库。
请读取这个 Verilog/SystemVerilog 项目，列出 top_module 的模块定义、端口说明，以及它依赖的子模块层级关系。
返回模块定义摘要、端口列表，以及清晰的子模块依赖层级说明。
请分析信号 data_valid 在项目中的声明位置、驱动来源，以及所有被引用的文件和代码位置。
返回信号声明、驱动关系和引用位置，帮助快速追踪信号流。
请基于编译器语义上下文检查这个 SystemVerilog 项目，指出可能的类型不匹配、未解析标识符或模块连接问题。
返回潜在问题清单，并按文件、位置和问题类型进行整理。
帮助用户用 AI 完成 FPGA 设计中的编译、校验与 Verilog 生成。
为编码代理提供代码悬停、定义、引用与诊断等只读智能分析能力。
为支持 MCP 的客户端提供代码定义、引用、重命名与诊断等语义能力。
将代码库索引为本地图谱，按需返回相关上下文，提升 AI 编码效率并节省 token。
为 AI 代理提供语义检索与代码编辑能力，加速软件开发与维护。
通过 MCP 连接并控制 Vivado，完成 FPGA 开发、调试与自动化诊断。