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为 Verilog 与 SystemVerilog 项目提供编译器级只读代码上下文与语义检索
复制安装指令，让 AI 自动完成配置 · 推荐新手
"pyslang-mcp" 暂无可直接复制的安装信息，请查看页面文档或源码仓库。
请读取这个 Verilog/SystemVerilog 项目，列出 top_module 的模块定义、端口说明，以及它依赖的子模块层级关系。
返回模块定义摘要、端口列表，以及清晰的子模块依赖层级说明。
请分析信号 data_valid 在项目中的声明位置、驱动来源，以及所有被引用的文件和代码位置。
返回信号声明、驱动关系和引用位置，帮助快速追踪信号流。
请基于编译器语义上下文检查这个 SystemVerilog 项目，指出可能的类型不匹配、未解析标识符或模块连接问题。
返回潜在问题清单，并按文件、位置和问题类型进行整理。
帮助生成 Verilog-2001 RTL 并支持 FPGA 设计流程
用自然语言检索并问答 Vercel AI SDK 文档，快速定位相关说明与答案。
为支持 MCP 的客户端提供代码定义、引用、重命名与诊断等语义能力。
将代码库索引为本地图谱，按需返回相关上下文，提升 AI 编码效率并节省 token。
让 AI 直接操作 Vivado 进行 FPGA 开发
为 AI 代理提供可持久化的项目记忆，支持任务读取、决策记录与上下文检索同步。