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帮助生成 Verilog-2001 RTL 并支持 FPGA 设计流程
复制安装指令，让 AI 自动完成配置 · 推荐新手
"verilog-generator" 暂无可直接复制的安装信息，请查看页面文档或源码仓库。
请根据以下需求生成符合 Verilog-2001 的 RTL 代码：输入接口、输出接口、时序要求、复位方式，并尽量保持代码可综合。
一段可用于 FPGA/ASIC 设计的 Verilog-2001 RTL 代码。
请把这个 FPGA 功能需求拆成可实现的 Verilog-2001 模块划分，并给出每个模块的职责说明。
模块划分建议和每个子模块的职责说明。
请将下面的 Verilog 代码按 Verilog-2001 风格整理，提升可读性，并保持原有功能不变。
整理后的 Verilog-2001 代码及必要的修改说明。
硬件开发者在编写寄存器、状态机或数据通路时，可以用它快速产出 Verilog-2001 RTL 初稿。适合从功能需求直接转成可实现代码的场景。
当你需要围绕 FPGA 项目组织模块边界、设计步骤或实现思路时，这个技能可以帮助整理成更清晰的工作流。
面对已有 Verilog 代码时，它可用于按 Verilog-2001 风格重写、整理或补全代码结构，提升可读性与一致性。
它用于 Verilog-2001 RTL 生成，以及围绕 FPGA 设计流程的辅助工作。它更偏向硬件描述语言代码和设计组织，而不是通用文本生成。
最好提供模块接口、功能需求、时序要求和复位方式等信息。文档未提供安装或密钥要求。
它的目标更集中在 Verilog-2001 RTL 和 FPGA 设计流程，因此输出更贴近硬件实现场景。
帮助 AI 代理用类 C 硬件描述语言设计电路并编译验证为 Verilog。
为 Verilog 与 SystemVerilog 项目提供编译器级只读代码上下文与语义检索
根据网站文档自动生成可复用的 AI 代理技能说明与配置草案
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帮助 AI 编码助手生成符合工程规范的 ROS1/ROS2 机器人软件与测试代码。