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用于执行 FPGA 工具链操作，支持检查、仿真、综合、布线与烧录管理。
复制安装指令，让 AI 自动完成配置 · 推荐新手
"fpgaZeroMCP" 暂无可直接复制的安装信息，请查看页面文档或源码仓库。
请对这个 Verilog 工程执行 lint 检查并运行基础仿真，列出所有语法或时序相关警告，并总结仿真结果。
返回 lint 问题清单、关键警告说明，以及仿真是否通过的总结。
请将该 FPGA 设计完成综合与 place-and-route，并汇总资源利用率、时序结果和生成文件位置。
输出综合与布线结果，包括 LUT/寄存器占用、时序裕量和产物路径。
请将生成的 bitstream 烧录到目标开发板，并从 GitHub IP 核注册表中查找适合 UART 通信的可用 IP。
返回烧录状态、设备连接结果，以及相关 IP 核候选列表与简要说明。
通过 MCP 连接并控制 Vivado，完成 FPGA 开发、调试与自动化诊断。
让 AI 直接操作 Vivado 进行 FPGA 开发
通过自然语言管理路由器配置与网络控制，简化运维操作流程。
通过 MCP 调用 KiCad PCB 编辑器，自动化执行电路板设计与修改操作。
通过终端命令、Python执行与文件操作，帮助用户完成本地开发与自动化任务。
通过 MCP 为 AI 编码代理提供文件、Git、数据库与计算能力，提升开发自动化效率。