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帮助 AI 代理用类 C 硬件描述语言设计电路并编译验证为 Verilog。
复制安装指令，让 AI 自动完成配置 · 推荐新手
"cg-agent-kit" 暂无可直接复制的安装信息，请查看页面文档或源码仓库。
请用类 C 的 HDL 编写一个 8 位可同步复位的计数器模块，并编译为 Verilog。随后运行综合检查，报告语法错误、位宽问题和是否可综合。
返回 HDL 源码、生成的 Verilog，以及综合检查结果与问题说明。
请设计一个带两级流水线的乘加单元，输入为两个 16 位操作数和一个累加寄存器，使用类 C HDL 描述并编译成 Verilog，再验证时序与综合可行性。
给出模块实现、Verilog 结果，并总结流水线结构与验证结论。
我有一个类 C HDL 编写的状态机，请编译成 Verilog 并做工具链验证，重点检查未覆盖状态、锁存器推断风险和复位逻辑是否正确。
输出 Verilog 与验证报告，指出状态机潜在缺陷及修改建议。