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帮助用户用 AI 完成 FPGA 设计中的编译、校验与 Verilog 生成。
复制安装指令,让 AI 自动完成配置 · 推荐新手
请帮我安装 askskill 上的 "io.neosyn/cg-agent-kit" MCP 服务: 执行:claude mcp add io-neosyn-cg-agent-kit -- npx -y cg-agent-kit
请把下面这段用于 FIR 滤波的 C 代码转换为可综合的 Verilog,并说明模块接口、时序假设和资源开销估计。
输出一份可综合的 Verilog 模块,并附带接口说明、设计假设与资源估计。
请检查这段 Verilog 是否存在语法问题、位宽错误、时序隐患或不可综合写法,并给出修改建议。
返回问题清单、原因说明,以及修正后的 HDL 建议版本。
请对这个 FPGA 设计执行编译流程,汇总编译结果,并指出失败原因或关键告警。
给出编译状态、主要日志摘要,以及后续优化或修复建议。
通过 MCP 为 AI 编码代理提供文件、Git、数据库与计算能力,提升开发自动化效率。